大規模ASIC/SOCデザインのプロトタイピング環境構築に苦労していませんか

大規模ASIC/SoCデザインはソフトウェアを含むシステム全体での検証が不可欠です。その解決策の1つとしてプロトタイピングがあります。しかし、大規模デザインでは複数FPGAを必要とし、各FPGA間の配線などを考慮したパーティショニングのカットアンドトライなど多くの時間がかかる難題があります。さらに昨今のパンデミックにより、設計環境の見直しも課題になってきています。本発表ではこれからプロトタイピング環境を準備する際に考慮すべき内容について発表させていただきます。

アルデック・ジャパン株式会社 栗林 雄秀氏
アルデック・ジャパン株式会社
FAE Manager
栗林 雄秀 (くりばやし たけひで)