UVMは、ASICや大規模FPGA向けの高度な検証フローを実行可能にする検証手法の１つです。しかし、ゼロから記述することは複雑で手間のかかる作業になります。
Riviera-PROのUVMジェネレータはテスト対象デザインに対して、SystemVerilogテストベンチテンプレートおよび実行用スクリプトを自動生成します。生成されたコードを出発点として開発を進めることで、UVM検証テストベンチを容易に作成できます。
本セミナーでは、UVMジェネレータの使用方法と概要を紹介します。
