VHDLの検証にはUVM、いやUVVMでいきましょう

SystemVerilogを使用したUVMは、ASICとFPGAの検証を可能にする手法ですが、すべての開発プロジェクトに対応することは難しいです。
特にVHDＬを使用してデザイン開発を行っている企業にとって、UVMを使用して検証を行うことは言語習得、ツールコストなどの多くの課題があります。VHDLを使用した検証手法であるUVVMはこれらの課題をクリアする１つの方法になります。本セッションでは、UVVMの主要な機能などについてご紹介します。