Verylはオープンソースソフトウェアとして開発中の新しいハードウェア記述言語です。
合成可能RTLに特化した構文、SystemVerilogとの高い相互運用性、生産性を高めるツールの標準装備、といった特徴を備えており、既存のSystemVerilogプロジェクトに導入して効率よく設計を進められるような言語を目指しています。
本講演ではVerylの特徴や具体的な導入事例をご紹介します。
